詳細
F タイル SDI II FPGA IP デザイン例ユーザーガイドのバージョン 2023.4.10 の誤りにより、開発キット上のスイッチの位置に関する情報はサブチャプター 1.4 に記載されています。ポイント5のハードウェアでのデザインのコンパイルとテストは正しくありません。
解決方法
開発キットのスイッチの位置に関する正しい情報は、以下の通りです。
開発キットのすべてのスイッチがデフォルトの位置にあることを確認します。詳細については、Intel Agilex® 7 I シリーズ・トランシーバー SoC 開発キットのユーザーガイドを参照してください。
外部 VCXO デザイン例を使用してパラレル・ループバックを生成する場合、オンボードの DIPSW S10.2 をオフの位置に切り替えます。
この更新された情報は、F タイル SDI II インテル® FPGA IP デザイン例ユーザーガイドの今後のリリースで追加される予定です。