詳細
Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.3 以前の問題により、Questa*- FPGA Edition シミュレーターでシミュレーション・ファイルをコンパイルしているときにこのエラーが表示されることがあります。このエラーは、VHDL で生成された FIFO FPGA IP シミュレーション・モデルをコンパイルするときに発生します。
このエラーは、シミュレーション・ファイルのエンティティー (30 行目) 内の最後のポートの末尾にあるセミコロンが原因で発生します。
解決方法
この問題を回避するには、次の手順のいずれかを使用します。
- FIFO FPGA IP シミュレーション・モデルを VHDL ではなくVerilog HDL で生成します。
または
- シミュレーション・ファイルの 30 行目にあるセミコロンを削除します。VHDL ファイルは次の場所にあります:
<project_directory>/<ip_naming>/fifo_<random string>/sim/<ip_naming>_fifo_<random string>_<random string>.vhd
シミュレーション・モデルが生成されるたびに削除する必要があります。
この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 23.4 で修正されています。