MATLAB* と RTL シミュレーション・モデルで 5G Polar FPGA IP の出力結果に不一致があるのはなぜですか?

5G Polar FPGA IP バージョン 2.0.0 の使用時に、入力データ、パラメーターデータ、エンコーダー出力データのフォーマットに問題があるため、MATLAB* と RTL シミュレーション・モデルの間で 5G Polar FPGA IP の出力結果に不一致が生じます。

この問題を回避するには、以下に詳述する手順に従います。

1. まず、ユーザーガイド polar5g_codec_tb(4,2,4,1) の Matlab* の例を使用して Matlab* を実行します。
2. Matlab* は、<Design Example Directory>/Matlab/ フォルダーに polar5g_enc_in.txt、polar5g_enc_out.txt、polar5g_codec_param.txt ファイルを生成します。
3. 以下に示すように、各ファイルの最初の行に0を追加して、これら3つのファイルを変更します。

例えば：

以下は生成されたpolar5g_enc_in.txtです

1 1 1 1 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0
1 0 0 1 1 1 1 1 1 0 1 0

変更された polar5g_enc_in.txt

0
1 1 1 1 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0
1 0 0 1 1 1 1 1 1 0 1 0

4. 変更した 3 つのファイルをコピーして <Design Example Directory>/test_data フォルダーに貼り付けます。
5. デフォルトのシミュレーションでは 300 フレームが実行されます。そこでpolar5g_enc_tb frm_lmt..sv の変数を <Design Example Directory>/src フォルダーから 1 フレームに変更します。
6. RTL シミュレーションを実行します。
7. Matlab* エンコーダーの出力が RTL 出力と一致するようになりました。

#NOTE: 各ファイルの最初の行の 0 の場所が MATLAB* で使用されている場所と同じではないため、シミュレーションで障害が報告されます。後続の 64 ビットのパターンは同じです。これは、 polar5g_enc_out.txt ファイルで手動で確認できます。

この問題は、5G Polar FPGA IP のバージョン 24.1 リリースで修正されています。