記事 ID: 000096992 コンテンツタイプ: トラブルシューティング 最終改訂日: 2025/01/09

F タイル 25G イーサネット Altera® IP の RX MAC が FCS エラーを報告するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.2 の問題により、F タイル 25G イーサネット Altera® IP の RX MAC でランダムな FCS エラーが発生する場合があります。

この問題は、次の原因で発生します

  1. F タイル 25G イーサネット IP の RX MAC サブモジュールで使用される復元クロック (「o_clk_rec_div64」)。
  2. MAC と PCS サブモジュールをインターフェイスする Tx/Rx FIFO のアンダーフロー状態が原因です。
  3. Tx / Rx のため、FIFO は「o_tx_lanes_stable」および「rx_pcs_ready」の前にリセットされていません。
  4. 25G+RSFEC 構成では、AM 有効サイクルを処理するロジックがないため。

解決方法

Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 23.2 および 24.2 でこの問題を解決するパッチがあります。
以下の適切なリンクから、バージョン23.2の0.54またはバージョン24.2の0.12のパッチをダウンロードしてインストールします。

Quartus®® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.2 の場合

インテル® Quartus®® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.2 の場合

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.3 で修正されています。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ 7 FPGA & SoC FPGA F シリーズ

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