記事 ID: 000096976 コンテンツタイプ: エラッタ 最終改訂日: 2024/04/18

F-Tile イーサネット FPGA ハード IP が、複数インスタンスの外部カスタム ケイデンス バリアントに対してクリティカル警告にフラグを立てるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.3 のタイミング要件の問題により、Quartus®® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.3 では、外部のカスタムケイデンス・バリアントを持つマルチインスタンスに対してクリティカル警告のフラグを立てます。

解決方法

回避策はありません。
この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアの今後のリリースで修正される予定です。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ FPGA & SoC FPGA

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