記事 ID: 000096962 コンテンツタイプ: エラッタ 最終改訂日: 2024/06/18

イーサネット・サブシステム FPGA IP を使用しているときに、50g/100g/200g および 400g レートの統計ステータスレジスターにアクセスしようとすると、AXI-Lite インターフェイスがシミュレーションで「x」を読み取るのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

イーサネット・サブシステム FPGA IP バージョン 23.3 の問題により、ユーザーは AXI-Lite を使用してどのステータスレジスターにもアクセスできません。

解決方法

この問題の回避策はありません。
この問題は、イーサネット・サブシステム FPGA IP の将来のリリースで修正される予定です。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ 7 FPGA & SoC FPGA F シリーズ

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