記事 ID: 000096871 コンテンツタイプ: エラッタ 最終改訂日: 2023/10/03

専用 CDR クロック出力を有効にする オプションが選択されている場合、F タイル・イーサネット・マルチレート・インテル® FPGA IPの複数インスタンスがあるデザインで、インテル® Quartus® Prime Pro、サポート・ロジック生成ステージが失敗するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.3 の問題により、F タイル・イーサネット・マルチレート・インテル® FPGA IPの複数インスタンスがあるデザインで 専用 CDR クロック出力を有効にする オプションが有効になっている場合、コンパイルのサポートロジック生成ステージは失敗します。

解決方法

この問題の回避策はありません。

この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアの今後のリリースで修正される予定です。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ FPGA & SoC FPGA

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