記事 ID: 000096695 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/11/07

PCI Express* 向け F タイル・マルチチャネル DMA インテル® FPGA IPの 2 つ以上の異なる構成を使用している場合、すべてのインスタンスが同じ設定になるのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 23.1 の問題により、デザイン内で PCI Express* の F タイル・マルチチャネル DMA インテル® FPGA IPの 2 つ以上の異なる構成を使用する場合、列挙後に IP のすべてのインスタンスの設定が同じであることがわかります。

解決方法

この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアのバージョン 23.3 で修正されています。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

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