記事 ID: 000096580 コンテンツタイプ: トラブルシューティング 最終改訂日: 2024/11/23

レシーバー・トランスポート・インターフェイスを介して有効な U プレーン・データパケットを処理した後、O-RAN FPGA IP に IQ サンプルとアサートされたエラーレジスターが欠落しているのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    インターフェイス
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

O-RAN FPGA IP バージョン 1.9.1 以前の問題により、レシーバー・トランスポート・インターフェイスを介して有効な U プレーン・データ・パケットを処理した後、O-RAN FPGA IP の IQ サンプルが欠落し、エラーレジスタがアサートされることがあります。

解決方法

この問題は、O-RAN FPGA IP Webcore の 2.0.0 バージョンで修正されています。

関連製品

本記事の適用対象: 8 製品

インテル® Agilex™ FPGA & SoC FPGA
インテル® Arria® 10 FPGA & SoC FPGA
インテル® Stratix® 10 DX FPGA
インテル® Stratix® 10 GX FPGA
インテル® Stratix® 10 MX FPGA
インテル® Stratix® 10 NX FPGA
インテル® Stratix® 10 SX SoC FPGA
インテル® Stratix® 10 TX FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。