F タイル CPRI FPGA IP webcore バージョン 23.2 の問題により、F タイル CPRI FPGA IP シミュレーション・デザイン例で Quartus® タイル・ロジック生成 (QTLG) フローを複数回実行しているときに、F タイル CP FPGA RI IP シミュレーション・デザイン例で「support_logic」フォルダー内のファイルを生成中に障害が発生する場合があります。
F タイル CPRI FPGA IP シミュレーション例デザイン webcore バージョン 23.2 でこの問題を回避するには、以下の手順に従ってください。
1. 「cpri_ii_0_testbench/ip_components/tb_top.qsf」ファイルを次のようにコメントアウトして変更します。
#set_global_assignment -name SYSTEMVERILOG_FILE support_logic/tb_top_auto_tiles.sv
2. "cpri_ii_0_testbench/testbench/tb_top.sv" ファイルを修正して、"tb_top_auto_tiles tb_top_auto_tiles() に以下の定義条件を導入します。
'ifndef ALTERA_RESERVED_QIS // Quartus 合成ではコードを除外
tb_top_auto_tiles tb_top_auto_tiles ();
'エンディフ
3.ユーザーガイドのセクション2.8に示されているように、指定されたコマンド、つまり「quartus_ipgenerate」と「quartus_tlg」を実行します。」
ユーザーが Agilex™™ F タイルデバイスを使用して CPRI FPGA IP 向けの F タイル CPRI FPGA IP シミュレーション例デザインシミュレーション例デザインを生成しない場合、この回避策は必要ありません。
この問題は、F タイル CPRI PHY IP の今後のリリースで修正される予定ですFPGA。