記事 ID: 000096248 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/08/29

Intel Agilex® 7 FPGAs で R タイル PCIe 非 x16 モードを使用すると、CVP 周辺イメージで設定した後、プラットフォームの起動時間が遅れるのはなぜですか。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 23.2 以前の問題により、CVP 周辺機器イメージを設定した後、Intel Agilex® 7 FPGAs のすべての PCIe モード(x16 モードを除く)で R タイルを使用すると、プラットフォームの起動時間が長くなることがあります。遅延起動時間は、ポート列挙処理によって異なる場合があります。非 CVP ポートは列挙に失敗しますが、この問題は port0 列挙型としてプロトコル経由の設定(CVP)に影響を与えません。

解決方法

この問題を回避するには、CVP コアイメージ(.core.rbf)を使用してFPGAを設定できます。

この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアの今後のリリースで修正される予定です。

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インテル® Agilex™ FPGA & SoC FPGA

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