- Arria® 10 FPGAs コア・ファブリックおよび汎用 I/O ハンドブック、第 5.5.3.3 章の 2024.07.08 より前のバージョン。プログラマブル IOE 遅延。Arria®10 FPGAs GPIO ハンドブックの「50ps 増分遅延」という文は正確な値ではありません。「オフセット」値と「最大遅延」の関係を説明する一例にすぎません。正確な IOE 遅延値については、データシートを参照してください。
- Arria® 10 デバイス・データシートの表 89 に、さまざまなスピードグレードの最大遅延値、および入力ピンと出力ピンのオフセット値範囲が示されています。しかし、この表はそれらの関係を正確に説明していません。
Arria® 10 FPGAs コア・ファブリックおよび汎用 I/O ハンドブック、5.5.3.3 の 2024.07.08 より前のバージョン。プログラマブル IOE 遅延の章には、「50ps 増分遅延」という文が含まれています。これは正確な値ではなく、「オフセット」値と「最大遅延」の関係を説明する例にすぎません。正確な IOE 遅延値については、データシートを参照してください。
Arria®10 FPGAデバイスデータシート表89より。IOE プログラマブル遅延 Arria® 10 FPGAデバイスでは、スピードグレードが異なるデバイスで異なる最大 IOE 遅延が発生する可能性があります。出力パスの出力遅延チェーン設定 (IO_IN_DLY_CHN) を 0~15 から調整できます。これは 15 分割の分解能を意味します。入力パスの場合、入力遅延チェーン設定 (IO_OUT_DLY_CHN) パラメーターの範囲は 0~63、63 分割分解能です。
次のように、文を数式に簡略化しました。
出力ピンで、 IO_OUT_DLY_CHN を Nとすると、
出力パス増分遅延 = 最大出力遅延 / 15
出力遅延値 = 出力パス増分遅延 × N
入力端子について、 IO_IN_DLY_CHN をNとすると 、
入力パスのインクリメンタル遅延 = 最大出力遅延 / 63
入力遅延値 = 入力パス増分遅延 × N
たとえば、低速モデルの-E3S入力遅延は、6.035ns/63=0.0958nsのステップサイズで、0〜6.035nsの間で設定できます。
ただし、PVTはIO遅延チェーンを補正しないことを知っておく必要があります。値は、プロセス、電圧、温度によって変化します。
Arria® 10 FPGAs コア・ファブリックおよび汎用 I/O ハンドブックのリビジョン 2024.07.08 では、 5.5.3.3 章の IOE 遅延について説明しています。プログラマブル IOE 遅延 が更新されました。