Intel Agilex® 7 デバイスで Prime Pro Edition ソフトウェア・バージョン 23.2 を使用するとインテル® Quartus®F タイル・リファレンスとシステム PLL クロックインテル FPGA IPにタイミング違反が表示されるのはなぜですか?

インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 23.2 の F タイル・リファレンスおよびIntel Agilex® 7デバイス向けシステム PLL クロック・インテル® FPGA IPの問題により、以下のようなタイミング違反が発生する場合があります。

スラック -2.925

ノード pll|systemclk_f_0|x_sip|d_cnoc_0_count[5] から

ノード pll|systemclk_f_0|x_sip|d_refclk_0_count[2]

クロックaltera_int_osc_clkを起動します

ラッチクロック top_auto_tiles|z1577b_x5_y0_n0|hdpldadapt_rx_chnl_21~maib_ss_lib/s0_170_1__core_periphery__data_to_core[63]

関係 0.800

クロック・スキュー -2.673

データ遅延 1.027

タイミング違反は、F タイル・リファレンスおよびシステム PLL クロック・インテル® FPGA IPで、「デバイス・コンフィグレーション時およびデバイス・コンフィグレーション後に Refclk #i をアクティブにする」オプションのチェックを外すと発生することがあります。

インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 23.2 でこの問題を修正するパッチが利用可能です。次のリンクからパッチ0.17をダウンロードしてインストールします。

• インテル® Quartus® Prime Pro Edition ソフトウェア v23.2 パッチ 0.17 for Windows (.exe)
• Linux 向けインテル® Quartus® Prime Pro Edition ソフトウェア v23.2 パッチ 0.17 (.run)
• インテル® Quartus® Prime Pro Edition ソフトウェア v23.2 パッチ 0.17 (.txt) の Readme

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のバージョンで修正される予定です。