記事 ID: 000095918 コンテンツタイプ: トラブルシューティング 最終改訂日: 2025/05/23

Agilex™® 7 FPGA I シリーズ・トランシーバー SoC 開発キット (4x F タイル) をターゲットとすると、F タイル・イーサネット・ハード IP デザイン例がプログラミングに失敗するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのプログラマーおよびツール
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.2 の問題により、以下の開発キットをターゲットとした場合、F タイル・イーサネット・ハード IP デザイン例のデバイス・プログラミングは失敗します。
DK-SI-AGI027FA (電源ソリューション 2: 電源ソリューションインテル® Enpirion®ではない)
DK-SI-AGI027FC (電源ソリューション 2: 電源ソリューションインテル® Enpirion®ではない)

解決方法

この問題を回避するには、デザイン例内で VID 設定を変更します。QSF ファイルにエクスポートします。正しい VID 設定は、こちら にある Agilex™ 7 FPGA I シリーズ・トランシーバー SoC 開発キット・ユーザーガイドの Quartus® Prime QSF ファイルのセクション 6.1 SmartVID 設定の追加 から入手できます add-smartvid-settings-in-the-qsf-file.html

正しい VID 設定は次のとおりです。
set_global_assignment - 名前USE_PWRMGT_SCL SDM_IO0
set_global_assignment - 名前USE_PWRMGT_SDA SDM_IO12
set_global_assignment -name USE_CONF_DONE SDM_IO16
set_global_assignment - 「PMBUS MASTER」VID_OPERATION_MODE名称
set_global_assignment - "100 KHZ" PWRMGT_BUS_SPEED_MODE名
set_global_assignment - 名前PWRMGT_SLAVE_DEVICE_TYPE LTC3888
set_global_assignment -name NUMBER_OF_SLAVE_DEVICE 1
set_global_assignment -name PWRMGT_SLAVE_DEVICE0_ADDRESS 62
set_global_assignment -name PWRMGT_VOLTAGE_OUTPUT_FORMAT "LINEAR FORMAT"
set_global_assignment -name PWRMGT_LINEAR_FORMAT_N "-12"
set_global_assignment -名前PWRMGT_TRANSLATED_VOLTAGE_VALUE_UNITボルト

異なる値を持つ類似の設定が QSF ファイル内に存在しないことを確認してください。

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 25.1 で修正されました。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

1

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。