記事 ID: 000095841 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/10/31

Prime 開発ソフトウェア・プロ・エディションのバージョン 23.1 を使用する際、Intel Agilex® 7 F タイル PMA/FEC ダイレクト PHY インテル® FPGA IP のデザイン例インテル® Quartus®シミュレーションに失敗するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.1 の問題により、FHT PAM4 4 400G 4 PMA レーン RSFEC 544/514 を生成するように構成された Intel Agilex® 7 F タイル PMA/FEC ダイレクト PHY インテル® FPGA IPシミュレーションに失敗します。

    解決方法

    インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 23.1 でこの問題を回避するには、select FHT ループバック・モード属性を DISABLED から SERIAL_EXT_LOOPBACK モードに変更し、IP を再生成します。

    この問題は、インテル® Quartus® Prime Pro Edition ソフトウェア バージョン 23.2 で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ FPGA & SoC FPGA

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