記事 ID: 000095817 コンテンツタイプ: トラブルシューティング 最終改訂日: 2025/06/11

タイミング・アナライザーは、クロック・ネットワーク・ビューアーでデータ信号をベースクロックとして表示するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.2 以前の問題により、タイミング・アナライザーのクロック・ネットワーク・ビューアーで、特定のデータ信号がベースクロックとして正しく表示されないことがあります。

この問題は、タイミング・アナライザーが、データおよびクロックポートの両方にファンアウトするクロックを定義する SDC 制約を検出した場合に発生します。この動作は、関連するパスのタイミング分析には影響しないことに注意してください。

この問題は、Stratix® 10 FPGAデバイスにのみ影響します。

解決方法

クロック・ネットワーク・ビューアーで報告されるデータピンからのクロックは無視しても問題ありません。

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本記事の適用対象: 1 製品

インテル® Stratix® 10 FPGA & SoC FPGA

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