記事 ID: 000095756 コンテンツタイプ: トラブルシューティング 最終改訂日: 2024/06/18

MGBASE-T イーサネット設計の 1G/2.5G/5G/10G マルチレート・イーサネット PHY Stratix® 10 FPGA IP のタイムスタンプ精度誤差が期待値より高いのはなぜですか。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    1G 2.5G 5G 10G マルチレート・イーサネット PHY
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.3 の問題により、1G/2.5G/5G/10G マルチレート・イーサネット PHY FPGA IP MGBASE-T バリアントを使用する Stratix® 10 PTP デザインで、高いタイムスタンプ精度エラーが発生する場合があります。この問題は、2.5Gbps以下のレートに影響します。

解決方法

この問題の回避策はありません。この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

関連製品

本記事の適用対象: 1 製品

インテル® Stratix® 10 FPGA & SoC FPGA

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