記事 ID: 000095755 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/07/28

25G イーサネット インテル® Stratix® 10 FPGA IP を使用した PTP デザインのタイムスタンプ精度誤差が予想よりも高いのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • インテル® FPGA IP 低レイテンシー 25Gbps イーサネット MAC および PHY 機能 IP-25GEUMACPHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.4 の問題により、25G イーサネット・インテル® Stratix® 10 FPGA IP を使用する PTP デザインでは、シミュレーションとハードウェアの両方でタイムスタンプ精度の高いエラー値が見られる場合があります。

    この問題は、10G および 25G レートに影響します。

    解決方法

    インテル® Quartus® Prime Pro Edition ソフトウェア v22.4 でこの問題を回避するには、CSRr egister 0xB06 (RX_PTP_PMA_LATENCY) で構成された RX PMA レイテンシー値の上に次の値を加算して、タイムスタンプ精度エラーを補正します。

    - 25G モード: 2.56ns (1 clk_rxmac クロックサイクル) を追加

    - 10G モード: 6.4ns (1 clk_rxmac クロックサイクル) を追加

    この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアのバージョン 23.1 で修正済みです。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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