詳細
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.2 の問題により、en_refclk_fgt_[n][1..0] を 2'b11 に設定してモニター・モードを有効にした場合、F タイル・リファレンスおよびシステム PLL クロックFPGA IP の refclk_fgt_enabled_[n] 出力信号は常に 1'b0 になります。refclk_fgt_enabled_[n] 信号は、en_refclk_fgt_[n] 信号が 2'b00 (REFCLK を無効化) または 2'b01 (REFCLK を有効化) に設定されている場合にのみ機能します。
解決方法
en_refclk_fgt_[n][1..0] 信号を 2'b11 に設定しないでください。F タイル FGT トランシーバーのリファレンス・クロックのステータスを監視したい場合は、F タイル PMA/FEC ダイレクト PHY FPGA IP の tx_pll_locked 信号をモニタリングすることで推測できます。
この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 23.3 で修正されています。