記事 ID: 000095589 コンテンツタイプ: エラッタ 最終改訂日: 2024/11/12

イーサネット・サブシステム FPGA IP 内の PTP 対応ポートと非 PTP 対応ポートが混在する F タイル製品が、正しくシミュレーションできないのはなぜですか。

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • インターフェイス
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.2 の問題により、イーサネット・サブシステム FPGA IP 内の PTP 対応ポートと非 PTP 対応ポートが混在する F タイル製品は、正しくシミュレーションできません。

    解決方法

    この問題の回避策はありません。

    この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.2 で修正されました。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ FPGA & SoC FPGA

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