記事 ID: 000095588 コンテンツタイプ: エラッタ 最終改訂日: 2023/10/03

イーサネット・サブシステム内で FHT ポートを有効にした F タイルバージョンのデザイン例インテル® FPGA IP、Intel Agilex® 7FPGA I シリーズ・トランシーバー SoC 開発キット (4x F タイル) をターゲットにした際に、正しく機能しないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • インターフェイス
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 23.2 の問題により、イーサネット・サブシステム・インテル® FPGA IP内で FHT ポートが有効化された F タイル・バリアントのデザイン例は、Intel Agilex® 7 FPGA I シリーズ・トランシーバー SoC 開発キット (4x F タイル) をターゲットにした場合、正しく機能しません。

    解決方法

    この問題を回避するには、次の手順に従います。
    1.) <デザイン例プロジェクト名>/hardware_test_design ディレクトリーにある hw_hssi_ss_f_top.qsf ファイルを開きます
    2.)i_clk_ref[0]のピン割り当てを次のように変更します。

    差出人: set_location_assignment PIN_R14 -から i_clk_ref[0]

    宛先: set_location_assignment PIN_P13 -to i_clk_ref[0]


    3.) インテル® Quartus® Prime Pro Edition ソフトウェアでプロジェクトを再コンパイルします
    4.) 開発キットのクロック・コントローラー GUI を使用して、SI5394 (U118)、OUT3 の値を 156.25MHz に設定します。
    5.) プロジェクトを開発キットプログラムする

    この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアのバージョン 23.3 で修正されました。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ FPGA & SoC FPGA

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