記事 ID: 000095508 コンテンツタイプ: エラーメッセージ 最終改訂日: 2023/06/28

L タイル / H タイル・トランシーバー・ネイティブ PHY インテル® Stratix® 10 FPGA IP デザイン例の生成が失敗する理由

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • L タイル H タイル・トランシーバー・ネイティブ PHY インテル® Stratix® 10 FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 23.1 以前の問題により、L タイル / H タイル・トランシーバー・ネイティブ PHY インテル® Stratix® 10 FPGA IP デザイン例の生成は、デフォルト構成を使用しても失敗することがあります。

    解決方法

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 23.2 で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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