記事 ID: 000095014 コンテンツタイプ: エラーメッセージ 最終改訂日: 2023/05/29

インテル Agilex® 7 FPGA DDR4 IP EMIF トラフィック・ジェネレーター 2.0 が誤って障害信号をアサートしているのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア
  • 外部メモリー・インターフェイス・デバッグ・コンポーネント・インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 20.4 の問題により、ユーザーが TG2 を設定して、メッセージを開始アドレスに戻り、ループ数が 1 より多い場合、TG2 でエラーが発生すると、エラー信号とタイムアウトは発生しません。これは、TG2 がターゲットの読み取りステージに入り、失敗したアドレスに対して別の読み取りを実行し、ステージから出ない場合に発生します。

    解決方法

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 21.1 以降で修正されています。

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。