インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションバージョン 20.1 以前の問題により、Cadence NCSim* または Cadence Xcelium* シミュレーターで、インテル Agilex® 7 デバイス EMIF IP の VHDL デザイン例をコンパイルする際にも、以下のようなエラーが表示される場合があります。
ncelab: *E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60): 外部モジュールポートのcalbus_rdata_1はエンティティ / コンポーネント・ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCHのポート / 信号 (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_ と関連付けられている必要がありますemif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd: 65 行目、66 桁目)。
ncelab: *E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60): モードの外部モジュールポートcalbus_seq_param_tbl_1はエンティティ/コンポーネント・ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCHのポート/信号 (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ と関連付けられている必要がありますed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd: 65 行目、66 桁目)
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v21.3 以降で対処されています。