詳細
インテル® Quartus® Prime Pro Edition ソフトウェア v23.1 の問題により、PCIe PHY と非 PCIe PHY (PMA クロッキング・モード) の両方をIntel Agilex® 7デバイスで同じ F タイルで使用すると、次のようなサポートロジック生成エラーが表示されることがあります。
エラー (21842): デザインで使用されている IP コンポーネントの設定が競合しているため、サポート ロジックを生成できません
エラー: 指定された場所の制約が矛盾しているか、現在のデバイスで利用可能なものと比較して設計がより多くのリソースを必要とするため、使用可能な F タイルに設計をプログラムできません。
このエラーは、システム PLL クロッキング・モードの非 PCIe PHY を追加で使用し、システム PLL クロッキング・モードの非 PCIe PHY のシステム PLL が有効になっている場合には発生しません。
このエラーは、システム PLL が非 PCIe PHY の構成に対して有効になっていない場合に発生します。
解決方法
この問題を回避するには、PMA クロッキング モードで PMA ダイレクト PHY のコンフィグレーション用にシステム PLL #0 を有効にし、システム PLL #0 の出力クロックは未接続のままにします。回避策には、システム PLL #1 または #2 ではなく、システム PLL #0 を使用する必要があります。システム PLL #1 または #2 を PCIe インテル FPGA IPに使用する必要があります。