記事 ID: 000094923 コンテンツタイプ: エラーメッセージ 最終改訂日: 2025/10/06

Stratix®10 FPGA 低レイテンシー・イーサネット 10G MAC IP デザイン・シミュレーションが失敗するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    低レイテンシー・イーサネット 10G MAC インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.1 以前の問題により、10M / 100M / 1G / 2.5G / 5G / 10G (USXGMII) プリセットで生成されたデザイン例を使用すると、シミュレーションで以下のエラーが表示されます。


# ** エラー: ../models/altera_eth_top.sv(128): モジュール 'altera_eth_top_auto_tiles' が定義されていません。

解決方法

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 23.2 で修正されています。

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