記事 ID: 000094923 コンテンツタイプ: エラーメッセージ 最終改訂日: 2023/05/19

インテル® Stratix®10 低レイテンシー・イーサネット 10G MAC インテル® FPGA IPデザイン例シミュレーションに失敗する理由

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 低レイテンシー・イーサネット 10G MAC インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 23.1 以前の問題により、10M/100M/1G/2.5G/5G/10G (USXGMII) プリセットで生成されたデザイン例を使用した場合、シミュレーションに次のエラーが表示されます。


    # ** エラー: ../models/altera_eth_top.sv(128): モジュール'altera_eth_top_auto_tiles'は定義されていません。

    解決方法

    この問題の回避策はありません。
    この問題は、インテル® Quartus® Prime 開発ソフトウェアの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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