記事 ID: 000094887 コンテンツタイプ: トラブルシューティング 最終改訂日: 2024/12/07

デザイン QSF で VSR 割り当てが有効になっている場合、PMA REFCLK が 312.5MHz バリアントとして設定された PAM4 ケースで F タイル・イーサネット FPGA IP の o_rx_pcs_ready がアサートされないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.1 の問題により、デザイン QSF で VSR 割り当てが有効になっている場合、PMA REFCLK が 312.5MHz バリアントとして設定された PAM4 ケースでは F タイル・イーサネット IP の o_rx_pcs_ready がアサートされません。

    解決方法

    この問題を回避するには、デザイン QSF で VSR 割り当てを無効にします。
    この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ FPGA & SoC FPGA

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