記事 ID: 000094690 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/06/15

インテル Agilex® 7 向け E タイル・イーサネット IP FPGA、100G-PAM4 のダイナミック・リコンフィグレーション中に動かなくなってしまうのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • イーサネット用 E タイル・ハード IP インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル Agilex 7 FPGA®の E タイル・イーサネット IP のバグにより、ダイナミック・リコンフィグレーション・プロセス中に IP リセット (i_csr_rst_n) を使用している場合、「DR_busy」が停止する可能性があるため、「wait_for_ehipg_cfg_load_done」を達成できません。この状況は、IP のリセットによって回復できません。回復できるのは、FPGA イメージを再ダウンロードすることのみです。

    解決方法

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 23.1 以降で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ F シリーズ FPGA および SoC FPGA

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