詳細
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.1 の問題により、i_rst_nとi_reconfig_resetの両方が同時にアサートされている際に、F タイル・イーサネット Avalon・インテル® FPGA Hard IPの「イーサネット・リコンフィグレーション」クライアント・インターフェイスのリードバック・データ破損が発生します。この場合、基礎となるイーサネット・ハード IP から読み戻される最初のデータは無効になります。
解決方法
この問題を回避するには、 i_rst_n と i_reconfig_reset が、Avalonメモリーマップド・インターフェイスの読み取りトランザクション中に F タイル・イーサネット・インテル FPGA Hard IPに同時にアサートされている場合、適切なリードバック・データ値を取得するために、最初の読み取りトランザクションのリードバック・データを無視し、同じ場所への追加の読み取りを実行する必要があります。