インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 22.4 F タイル DisplayPort インテル® FPGA IP デザイン例の問題により、Rx Phy Top が DisplayPort FMC ドーターカードで要求されたハードウェア・レーン反転動作を模倣するシミュレーション・モデルのバグがありますが、シミュレーション・テストベンチには同じレーン反転が含まれませんでした。
これにより、Rx CRC に不正な値が表示されます。
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 22.4 でこの問題を回避するには、以下の手順を実装して Tx パラレルデータを逆にします。
ファイルを「<project>/simulation/rtl/tx_phy/tx_phy_top.sv」に変更します。
以下のパラメータを変更します。
パラメーター・LANE_POLARITY_INVERTED = 0
以下のコード を追加 します。
gxb_tx_clkoutを割り当てる = tx_ls_clkout[3];
tx_cadence_fast_clkを割り当てる = tx_syspll_clkout[3];
tx_parallel_dataを割り当てる = (8'd6 dp_tx_link_rate_sync <) ?
{24'd0,tx_parallel_data_i[16+:16]、1'd0、tx_parallel_valid[0]、22'd0、tx_parallel_data_i[0+:16]、
24'd0、tx_parallel_data_i[56+:16]、1'd0、tx_parallel_valid[1]、22'd0、tx_parallel_data_i[40+:16]、
24'd0、tx_parallel_data_i[96+:16]、1'd0、tx_parallel_valid[2]、22'd0、tx_parallel_data_i[80+:16]、
24'd0、tx_parallel_data_i[136+:16]、1'd0、tx_parallel_valid[3]、22'd0、tx_parallel_data_i[120+:16]} :
{20'd0,tx_parallel_data_i[20+:20],1'd0,tx_parallel_valid[0],18'd0,tx_parallel_data_i[0+:20],
20'd0、tx_parallel_data_i[60+:20]、1'd0、tx_parallel_valid[1]、18'd0、tx_parallel_data_i[40+:20]、
20'd0、tx_parallel_data_i[100+:20]、1'd0、tx_parallel_valid[2]、18'd0、tx_parallel_data_i[80+:20]、
20'd0,tx_parallel_data_i[140+:20],1'd0,tx_parallel_valid[0],18'd0,tx_parallel_data_i[120+:20]} ;
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 23.1 で修正されました。