記事 ID: 000094408 コンテンツタイプ: トラブルシューティング 最終改訂日: 2024/12/02

QuestaSim および Questa* - FPGA Edition ソフトウェアを使用して、Serial Lite III ストリーミング・FPGA IP デザインの VHDL シミュレーションが失敗するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.1 の問題により、最新バージョンの QuestaSim および Questa* - FPGA エディション・ソフトウェアを使用すると、Stratix® 10 L/H-タイルデバイス向けの標準クロッキングモードの Serial Lite III ストリーミング IP デザインの VHDL シミュレーションでエラーが発生することがあります。

解決方法

このシミュレーションの失敗を回避するには、以前のQuesta Simulatorバージョン2022.1を使用できます。

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

関連製品

本記事の適用対象: 5 製品

インテル® Stratix® 10 AX FPGA
インテル® Stratix® 10 GX FPGA
インテル® Stratix® 10 MX FPGA
インテル® Stratix® 10 SX SoC FPGA
インテル® Stratix® 10 TX FPGA

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