L タイル / H タイル・トランシーバー・ネイティブ PHY インテル® Stratix® 10 FPGA IP およびトランシーバー・ネイティブ PHY インテル® Arria® 10/H タイル 10 FPGA IP のエンハンスト PCS を使用する場合、64b Cyclone®/66b ヘッダービットは IEEE802.3ae 規格に準拠していますか?

いいえ、L タイル / H タイル・トランシーバー・ネイティブ PHY インテル® Stratix® 10 FPGA IP およびトランシーバー・ネイティブ PHY インテル® Arria® 10/Cyclone® 10 FPGA IP のエンハンスト PCS と基本モードを使用している場合、64b/66b ヘッダービットは IEEE802.3ae 規格に準拠していません。

IEEE802.3ae 規格では、まずヘッダーを送受信し、制御表示ビットをビット[0]に配置する必要があります。

その代わり、L タイル / H タイル・トランシーバー・ネイティブ PHY インテル® Stratix® 10 FPGA IP およびトランシーバー・ネイティブ PHY インテル® Arria® 10/Cyclone® 10 FPGA IP を基本モードの拡張 PCS で使用すると、まず MSB としてヘッダービットが送信されます。

L タイル / H タイル・トランシーバー・ネイティブ PHY インテル® Stratix® 10 FPGA IP およびトランシーバー・ネイティブ PHY インテル® Arria® 10/Cyclone® 10 FPGA IP は、10Gbase-R モードで構成した場合、IEEE802.3ae 規格に完全に準拠しています。

拡張 PCS と基本モードでこの問題を回避するには、以下を実装できます。

• 送信方向:tx_controlデータを基準にして、tx_ parallel_dataを 1 クロックサイクル遅延します。
• 受信方向: rx_dataを基準にして、rx_controlデータを 1 クロックサイクル遅延します。

次のコードを例として参照できます。

この問題は、基本モードで Enhanced PCS を使用しないインテルのトランシーバー・プロトコル IP に対する IEEE802.3ae の準拠には影響しません。