記事 ID: 000094247 コンテンツタイプ: エラッタ 最終改訂日: 2023/11/28

Cadence Xcelium* シミュレーターを使用する際、インテル® Stratix® 10 L/H タイルデバイスを搭載した 24G バリアントの CPRI インテル® FPGA IP デザイン例がシミュレーションに失敗するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    インテル® CPRI
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.4 以前の問題により、Cadence Xcelium* シミュレーターを使用すると、インテル® Stratix® 10 L/H-Tile デバイスを搭載した 24G バリアント向けの CPRI インテル® FPGA IP デザイン例がシミュレーションに失敗することがあります。

解決方法

この問題の回避策はありません。
この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアの今後のリリースで修正される予定です。

関連製品

本記事の適用対象: 5 製品

インテル® Stratix® 10 GX FPGA
インテル® Stratix® 10 MX FPGA
インテル® Stratix® 10 NX FPGA
インテル® Stratix® 10 SX SoC FPGA
インテル® Stratix® 10 TX FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。このコンテンツはお客様の便宜と一般的な情報のみを目的として提供されており、情報の正確さと完全性を保証するものではありません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。