記事 ID: 000094087 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2023/03/14

ロジック IP をデバッグするためのインテル® コンフィグレーション・リセット・リリース・エンドポイントのconf_reset入力は非同期ですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

はい、インテル® コンフィグレーション・®リセット・リリース・エンドポイントからデバッグ・ロジック IP へのconf_reset入力は非同期信号です。

 

 

 

解決方法

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・ユーザーガイド: パーシャル・リコンフィグレーション は、この情報で更新される予定です。

関連製品

本記事の適用対象: 2 製品

インテル® Agilex™ FPGA & SoC FPGA
インテル® Stratix® 10 FPGA & SoC FPGA

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