記事 ID: 000094086 コンテンツタイプ: トラブルシューティング 最終改訂日: 2024/04/09

Agilex™™ 7 デバイス F タイル PMA/FEC ダイレクト PHY マルチレート・FPGA IP 内の *pld_fpll_shared_direct_async_out_hioint[2] クロック・ドメインでタイミング違反が発生するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    インターフェイス
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.4 以前の Agilex™™ 7 デバイス F タイル PMA/FEC ダイレクト PHY マルチレート・FPGA IP の問題により、以下のクロック転送でタイミング違反が発生することがあります。

時計から:
*_auto_tiles|*__reset_controller_src_divided_osc_clk

クロック処理方法:
*_auto_tiles|*|hdpldadapt_tx_chnl_*|pld_fpll_shared_direct_async_out_hioint[2]

解決方法

これらのクロックドメイン間の違反は無効であり、 set_false_path コマンドを使用して回避できます。

この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで解決される予定です。

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インテル® Agilex™ FPGA & SoC FPGA

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