インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 22.4 以前の問題により、シミュレーションは、RS-FEC シミュレーション・デザイン例を備えたインテル Agilex FPGA 100GE MAC+PCS 向けの非 PTP E タイル・イーサネット IP の以下の構成に関して、AM_LOCK®およびRX_PCS_READYをアサートしません。 この問題は、イーサネット・インテル® FPGA IP向け E タイル・ハード IP (非デフォルト値) で、sim_mode・パラメーターが変更された場合に発生します。
parameter sim_mode = "disable";
構成：
- [IP] タブで次の情報を表示します。
- オプションの RSFEC または 100GE または 1 ~ 4 チャネル 10GE / 25GE のシングル 100GE をコアバリアントとして RSFEC および PTP に設定します。
- コアタイプとして 100GE または 1 ~ 4 チャネル 10GE / 25GE (オプションの RSFEC と PTP) を選択する場合は、起動時に 100GE チャネルをアクティブチャネルとして設定します。
- RSFEC で RS-FEC 機能を使用できるようにします。
注: RS-FEC 機能は、コアタイプとして 100GE または 1 ~ 4 チャネル 10GE / 25GE を選択し、オプションの RSFEC と PTP を選択した場合にのみ利用できます。
- [100GE] タブで次の設定を行います。
- 100G をイーサネット・レートとして設定します。
- MAC+PCS を Select イーサネット IP レイヤーに設定して、MAC および PCS レイヤーまたは MAC+PCS+(528,514)RSFEC/MAC+PCS+(528,514)RSFEC をインスタンス化して、MAC と PCS を RS-FEC 機能でインスタンス化します。
イーサネット・インテル® FPGA IP向け E タイル・ハード IP の sim_mode ・パラメーターを正しく無効にするには、以下の変更を行ってください。
AN/LT を使用しないデザインの場合:
1. <example_design_variation_name>\example_testbench\basic_avl_tb_top.sv を開きます。
2. 信号宣言後、次の行を コピー して 貼り付けます 。
defparam dut.alt_ehipc3_fm_0.alt_ehipc3_fm_hard_inst。E100GX4_FEC.altera_xcvr_native_inst.xcvr_native_s10_etile_0_example_design_4ln_ptp.generate_RSFEC_block.inst_ct3_hssi_rsfec.ct3_hssi_rsfec_encrypted_inst.ct1_hssirtl_rsfec_wrap_inst.die_specific_inst.x_rsfec_wrap。LOG2_MRK = 10;
AN/LT を搭載したデザインの場合:
1. 次のスクリーンショットに示すように、IP パラメーターのリンクの立ち下がり阻害時間の値を 2000 に変更します。
2. [HDL の生成] をクリックします。
3. 上記の<example_design_variation_name>\example_testbench\basic_avl_tb_top.sv に変更を加えます。
変更が完了したら、ユーザーガイドの説明に従ってシミュレーションを実行します。
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで解決される予定です。