詳細
Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.1 の問題により、パラレル・インターフェイス Agilex™ 7 FPGA IP に PHY Lite を使用する場合、フェーズロック・ループ (PLL) をトップのサブバンクでインスタンス化できません。
解決方法
この問題を回避するには、差動リファレンス・クロック入力をボトム・サブバンクのピン・インデックス 34-35 または 36-37 でインスタンス化します。
一方、単一のリファレンス・クロック入力は、ボトム・サブバンクのピン・インデックス 34 または 36 でのみインスタンス化できます。
トップのサブバンクでリファレンス・クロック入力をインスタンス化する必要がある場合、Quartus® Prime 開発ソフトウェア・プロ・エディション・ソフトウェア設定ファイル (. qsf) に以下の割り当てを追加する必要があります。
- set_intance_assignment -name PLL_REFCLK_INPUT_TYPE NOT_BALANCED -to *arch_inst|phylite_clocking_inst|iopll_inst
この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 23.2 で修正されています。