パラレル・インターフェイス Intel Agilex® 7 FPGA IP に PHY Lite を使用する際、PLL をインスタンス化できないのはなぜですか。

インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 23.1 の問題により、パラレルIntel Agilex® 7 FPGA・インターフェイス IP に PHY Lite を使用する場合、フェーズロック・ループ (PLL) をトップのサブバンクでインスタンス化できません。

この問題を回避するには、差動リファレンス・クロック入力をボトム・サブバンクのピン・インデックス 34-35 または 36-37 でインスタンス化します。

一方、単一のリファレンス・クロック入力は、ボトム・サブバンクのピン・インデックス 34 または 36 でのみインスタンス化できます。

一番上のサブバンクでリファレンス・クロック入力をインスタンス化する必要がある場合、Quartus® 設定ファイル (.qsf) に以下の割り当てを追加する必要があります。

• set_intance_assignment -name PLL_REFCLK_INPUT_TYPE NOT_BALANCED -to *arch_inst|phylite_clocking_inst|iopll_inst

この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアの今後のリリースで修正される予定です。