記事 ID: 000094001 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/12/11

固定レートリンク (FRL) 対応 F タイル HDMI インテル® FPGA IP のデザイン例は、なぜ Windows* でのコンパイルに時間がかかるのですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    HDMI*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

固定レートリンク (FRL) を使用した F タイル HDMI インテル® FPGA IPのデザイン例の SDC の問題により、リコンフィグレーション・プロファイルの生成を目的とした SDC 制約により、フィッターステージのコンパイル時間が長くなります。

解決方法

インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.3 でこの問題を修正するパッチが利用可能です。

以下のリンクからパッチ 0.45 をダウンロードしてインストールします。

インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.4 でこの問題を修正するパッチが利用可能です。

以下のリンクからパッチ0.28をダウンロードしてインストールします。

この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアのバージョン 23.1 で修正されています。

関連製品

本記事の適用対象: 1 製品

インテル® Agilex™ 7 FPGA & SoC FPGA F シリーズ

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