記事 ID: 000093865 コンテンツタイプ: エラッタ 最終改訂日: 2023/11/28

インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.4 以前で Aldec* Riviera* Verilog シミュレーターを使用してシミュレーションを行う際、F タイル・イーサネット・インテル® FPGA Hard IPの rx_block_lock 信号が低く低下するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime Pro Editionソフトウェア・バージョン 22.4 以前の問題により、Aldec* Riviera* Verilog シミュレーターを使用してシミュレーションを行う際に、F タイル・イーサネット・インテル® FPGA Hard IPの rx_block_lock 信号が低く低下することがあります。

解決方法

この問題の回避策はありません。
この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアの今後のリリースで修正される予定です。

関連製品

本記事の適用対象: 2 製品

インテル® Agilex™ 7 FPGA & SoC FPGA F シリーズ
インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

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