記事 ID: 000093864 コンテンツタイプ: エラッタ 最終改訂日: 2023/11/28

PTP を有効にした F タイル・イーサネット・インテル® FPGA Hard IPが、インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.4 以前の Aldec* Riviera* VHDL シミュレーターをサポートしていないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.4 以前の問題により、PTP を有効にした F タイル・イーサネット・インテル® FPGA Hard IPは Aldec* Riviera* VHDL シミュレーターをサポートしません。
    Aldec* Riviera* VHDL シミュレーターでシミュレーションを行う際に、TX/RX PTP オフセット・データ有効アサーションを待機できなくなることがあります。

    解決方法

    この問題の回避策はありません。
    この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Agilex™ F シリーズ FPGA および SoC FPGA
    インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

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