詳細
E タイル・トランシーバーの PMA 制限により、E タイル・JESD204C インテル® FPGA IP・ボンディングのデザイン例は、リンクアップ中に断続的に失敗します。失敗すると、受信側で同期ヘッダー ロック (SH_LOCK) または拡張マルチブロック ロック (EMB_LOCK) がアサートされなくなります。
この問題は、E タイル PMA の制限が原因で発生します。E タイル・JESD204C インテル® FPGA IPの E タイル・トランシーバー・ネイティブ PHY IP のチャネル・ボンディングおよびダブル幅転送モード設定が有効になっている場合に、TX デスキュー・ミスアライメントが発生します。
この問題は、アドレス 0x9h の E タイル・トランシーバー・ネイティブ PHY IP PMA Avalon® メモリーマップド・インターフェイスを使用して観察できます。
- cfg_tx_deskew_sts[2] (0x9 ビット[4]) は '0' を表示する
- cfg_tx_deskew_sts[1:0] (0x9 ビット[3:2]) は '11' ではないことを示しています
解決方法
E タイル・トランシーバーの PMA 制限により、ボンデッド・モード・オプションはサポートできなくなりました。
インテル® インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 23.3 以降では、ボンディングされていないモードのみがサポートされています。