記事 ID: 000093528 コンテンツタイプ: エラッタ 最終改訂日: 2024/05/06

データレートが 16.3Gbps から 17.1Gbps の間にあるのに、F タイル JESD204B Agilex™™ 7 FPGA IP デザイン例の生成が失敗するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • JESD204B インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.4 以前の問題により、すべての PMA スピードグレード・デバイスでデータレートが 16.3Gbps から 17.1Gbps の場合、F タイル JESD204B Agilex™™ 7 FPGA IP デザイン例の生成エラーが発生することがあります。

    この問題の原因は、内部フェーズロック・ループ (PLL) が正しくないモードに選択されていることです。

    解決方法

    回避策はありません。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ FPGA & SoC FPGA

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