記事 ID: 000093278 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/10/24

単方向 PMA モードの F タイル Serial Lite IV インテル® FPGA IP デザインのシミュレーションで失敗するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.4 の問題が原因で、以下の構成では F タイル Serial Lite IV インテル® FPGA IP デザインのシミュレーションが失敗する場合があります。

    • OPN: Intel Agilex® F タイル・デバイスで、末尾にサフィックスが VR0、VR1、VR2 の OPN がある
    • シミュレーションモード:スローシミュレーション
    • PMA 変調タイプ: NRZ
    • PMA タイプ: FGT
    • PMA データ速度: 17.4 Gbps
    • PMA モード: TX/RX
    • PMA レーン数: >=14

    この問題は、シミュレーション・モデルが生成するクロック周波数が期待周波数から大きく偏差していることが原因で、FIFO が空になったり、FIFO がオーバーフローしたりします。

    解決方法

    この問題を回避するには、次の 2 つの方法を採用できます。

    1. OPN を変更します: 末尾に VR3 および AA のサフィックスが付いた OPN を持つ F タイル・デバイスIntel Agilex®
    2. シミュレーション・モードSlowsim から Fastsim に変更します

    この問題は、インテル® Quartus® Prime Pro Edition ソフトウェアの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ FPGA & SoC FPGA

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