詳細
L および H タイル・トランシーバー・ネイティブ PHY インテル® Stratix® 10 IP rx_pma_clkslip および rx_bitslip 機能は、いずれもインテル® Stratix® 10 L タイルおよび H タイル・デバイスでのトランシーバー RX ワード・アライメントに使用できます。
rx_pma_clkslipポートは、物理メディア・アタッチメント (PMA) に作用します。アサートされた場合、デシリアライザーは 1 つのシリアルビットをスキップするか、シリアルクロックを 1 サイクル停止してワード・アライメントを実現します。一時停止したデータがオプションのギアボックスに入力されます。
rx_bitslipポートは、物理コーディング・サブレイヤー (PCS) に作用します。アサートされた場合 rx_parallel_dataは、rx_bitslip入力のすべての正のエッジで 1 ビットスリップします。ギアボックスの出力にビットがすべっているのが見られます。
ギアボックスを使用する場合、通常は 40:66 ビットモードで使用されます。 rx_pma_clkslip ポートを使用して 40 ビットドメインのデータを一時停止すると、66 ビットドメインでワード・アライメントが欠落する可能性があります。
解決方法
ギアボックスを使用するトランシーバー構成には、L および H タイル・トランシーバー・ネイティブ PHY インテル® Stratix® 10 IP rx_bitslip ポートを使用します。