記事 ID: 000093108 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/12/01

外部ループバック・モードで F タイル PMA/FEC ダイレクト PHY インテル® FPGA IPを使用する際、ビット・エラー・レート (BER) が高いのはなぜですか。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    明確なレイテンシー PHY インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

デフォルトの F タイル PMA/FEC ダイレクト PHY トランスミッター・パラメーター設定の制限により、外部ループバック挿入損失が 5dB より大きい場合、ビット・エラー・レート (BER) が高くなります。デフォルトのトランスミッタパラメータは、挿入損失が5dB未満の場合にのみうまく機能します。

解決方法

挿入損失が5dBより大きい状況では、BERを回避するためにqsfファイルに最適なTXアナログパラメータを追加する必要があります。今後のアプリケーション・ノートは、デバッグをガイドするために更新される予定です。

関連製品

本記事の適用対象: 2 製品

インテル® Agilex™ 7 FPGA & SoC FPGA F シリーズ
インテル® Agilex™ 7 FPGA & SoC FPGA I シリーズ

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