Intel Agilex® 7 FPGAデバイスの F タイルに実装されたトリプルスピード・イーサネット・インテル® FPGA IPにタイミング違反があるのはなぜですか?

インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.3 以前の問題により、Intel Agilex® 7 FPGA デバイスの F タイルに実装されたトリプルスピード・イーサネット・インテル® FPGA IP内の以下のパスでタイミング違反が発生する可能性があります。

ノードから : i_ptp|eth_tse_0|i_tse_pcs_0|alt_mge_pcs20_inst|enc20|enc0|eout_dat[0]
ノードへ : phymac_100g_ftile_auto_tiles|z1577a_x0_y166_n0|hdpldadapt_tx_chnl_23~pld_tx_clk1_dcm.reg

ノードから : phymac_100g_ftile_auto_tiles|z1577a_x0_y166_n0|hdpldadapt_rx_chnl_23~pld_rx_clk1_dcm.reg
ノードへ : i_ptp|eth_tse_0|i_tse_pcs_0|alt_mge_pcs20_inst|rx_datain_reg_sc[5]

インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.3 でこの問題を修正するパッチが利用可能です。以下のリンクからパッチ 0.25 をダウンロードしてインストールします。

• インテル® Quartus® Prime Pro Edition ソフトウェア v22.3 パッチ 0.25 for Windows (.exe)
• Linux 向けインテル® Quartus® Prime Pro Edition ソフトウェア v22.3 パッチ 0.25 (.run)
• インテル® Quartus® Prime Pro Edition ソフトウェア v22.3 パッチ 0.25 (.txt) の Readme

この問題は、インテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 22.4 以降で修正されています。