記事 ID: 000093030 コンテンツタイプ: トラブルシューティング 最終改訂日: 2022/11/27

インテル® プロトコル F タイル・ダイナミック・リコンフィグレーション・スイートのデザインインテル® FPGA IP、相互排他的なリコンフィグレーション・グループ内にある IP クロックドメイン間でタイミング違反が生じますか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • インターフェイス
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.3 の問題により、F タイル・ダイナミック・リコンフィグレーション・スイート・インテル® FPGA IPのデザインでは、相互排他的なリコンフィグレーション・グループ内にある知的財産 (IP) コア間でタイミング違反が発生します。

    解決方法

    この問題を回避するには、クロックグループ制約を作成して、相互排他的なクロックドメイン間のパスをカットします。
    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ FPGA & SoC FPGA

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