FASTSIM モードでは、簡素化された PMA 抽象モデルを使用して、PCI Express* の F タイル・Avalon®・ストリーミング・インテル® FPGA IPの全体的なシミュレーション時間を短縮します。
以下のエラーおよび警告メッセージは、Synopsys 検証 IP でシミュレーションを行うと、FASTSIM モードで予期されます。
これは、PHY キャリブレーションがシミュレーションでバイパスされるためです。エラーおよび警告メッセージは無視しても安全です。
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv(242) @ 382510.1 547ns: uvm_test_top.env.pcie_env.rc_env.rc_agent.pl0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_14] : 新しい最小ハーフビット周期 (0.062500、現在は 0.048750ns) - SERDES アンロック。
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv(242) @ 519982.544 7ns: uvm_test_top.secondary_tests_1.env.pcie_env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_1] : 新しい最小ハーフビット周期 (0.062500、現在は 0.048750ns) - SERDES アンロック。
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv(242) @ 5083344 .547ns: uvm_test_top.env.pcie_env.rc_env.rc_agent.pl0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_4] : 新しい最小ハーフビット周期 (0.062500、現在は 0.048750ns) - SERDES アンロック。
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv(242) @ 389018.547 ns: uvm_test_top.セカンダリー_tests_3.env.pcie_env.rc_rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_3] : 新しい最小ハーフビット期間 (0.062500、現在は 0.048750ns) - SERDES アンロック。
UVM_ERROR /p/psg/EIP/synopsys/vip/vg_P-2019.06F/vip/svt/pcie_test_suite_svt/P-2019.06-1/design_dir/src/sverilog/vcs/pciesvc_serdes.sv(242) @ 51032 8.547ns: uvm_test_top.env.pcie_env.env.rc_agent.port0.pl0 [register_fail:ACTIVE_PL_LANE_SERDES:PROTOCOL:serdes_new_min_seen_3] : 新しい最小ハーフビット周期 (0.062500、現在は 0.048750ns) - SERDES アンロック。
エラーおよび警告メッセージを修正する予定はありません。