記事 ID: 000092968 コンテンツタイプ: トラブルシューティング 最終改訂日: 2023/05/19

PCI Express* 用 インテル® Stratix® 10 H タイル / L® タイル Avalon Memory Mapped (AvalonMM) ハード IP を使用している場合、lspci ログのバーサイズが IP パラメーターの構成されたサイズと一致しないのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    Avalon-MM インテル® Stratix® 10 PCI Express* のハード IP

OS Independent family

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 22.2 以前のバージョンの問題により、PCI Express* のハード IP インテル® Stratix® 10 H タイル / L タイル・Avalon®・メモリーマップド (AvalonMM) を使用している場合、lspci ログのバーサイズが IP パラメーターの設定されたサイズと一致しない場合があります。

解決方法

この問題は、バージョン 22.2 以降インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションで修正されています。

関連製品

本記事の適用対象: 4 製品

インテル® Stratix® 10 GX FPGA
インテル® Stratix® 10 MX FPGA
インテル® Stratix® 10 SX SoC FPGA
インテル® Stratix® 10 TX FPGA

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