記事 ID: 000092820 コンテンツタイプ: トラブルシューティング 最終改訂日: 2024/05/20

PCI Express 向けにスケーラブル・スイッチ・FPGA IP を使用する際、シミュレーションでアップストリーム・ポートへの CFGRd TLP ターゲットの完了データの値が常にゼロになるのはなぜですか。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション

OS Independent family

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 22.3 以前の問題により、CSWITH アップストリーム・ポート構成スペースへの CFGRd ターゲットの完了データは、シミュレーションでは常にゼロになります。

解決方法

この問題を回避するには、次の手順でファイル内のメモリー初期化ファイル (MIF) パス・ディレクトリーを手動で編集します。

  1. ファイル <project_directory>/ip/switch_upstream_port/switch_upstream_port_intel_pcie_sep_ptile_top_0/synth/switch_upstream_port_intel_pcie_sep_ptile_top_0.v を開きます。
  2. を変更する。MIF_DIRECTORYパラメーターをプロジェクトのパスと MIF の場所と共に指定します。例:

.MIF_DIRECTORY ("<project_directory>/ip/switch_upstream_port/ switch_upstream_port_intel_pcie_sep_ptile_top_0/intel_pcie_sep_ptile_top_211/synth/sep/mif"),

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本記事の適用対象: 1 製品

インテル® Agilex™ 7 FPGA & SoC FPGA F シリーズ

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